Intelは9月18日(米国時間)、サンノゼで開催される「Intel Innovation 2023」にあわせて、同社のGlass Core Substrate(ガラスコア基板)の現在までの開発状況について、その詳細を説明した。

元々2023年5月に突如開催された「Advanced Packaging」に関するオンライン説明会におけるロードマップで、次世代(というか、Foveros Directのさらに次に来る訳だから次々世代か?)にGlass Core Substrate(ガラスコア基板)を投入する事を予告していた。特徴としては、

  • より微細化を進める(Continued feature scaling)
  • 電力供給を改善(Improved power delivery)
  • より高速な信号伝送を可能にする(Enable 448G/HSIO)

が挙げられていたが、具体的にそれをどう実現するか、は未発表のままであった。

  • 以前公開されたものと完全に同一

    Photo01:このスライド自体は以前公開されたものと完全に同一(色使いに多少差があるが、内容は変わらない)

実を言うと今回もまだどう実現したか、に関しては未発表のままであるが、アリゾナにある同社の「Assembly and Test Technology Development factories」で実際に試作に成功した事が明らかにされた(Photo02~06)。

  • 試作したGlass CoreベースのSubstrate

    Photo02:試作したGlass CoreベースのSubstrate。1枚の基板から416枚のパッケージが取れる。寸法は明確にされていないが、500mm×500mmくらいだろうか?

  • パッケージの拡大図

    Photo03:パッケージの拡大図。裏面が透けて見える

  • 試作パッケージ裏面

    Photo04:試作パッケージ裏面。BGAパッケージ

  • 表面

    Photo05:表面。載っているチップは不明(テスト用のダイだろう)

  • 試作パッケージを示すHamid Azimi氏

    Photo06:試作パッケージを示すHamid Azimi氏(CVP&Director of substrate technology development)

ちなみにIntelによれば製造は今年7月との事で、その後2か月ほど評価を行った結果として今回の発表に繋がった、ということかもしれない。

Intelによれば、そもそもパッケージのSubstrateは大体15年周期で切り替わってきたとしており、現在主流であるOrganic Packageが大体2000年台前半位に登場した事を考えると、確かにそろそろ変わっても良い時期ではある(Photo07)。

  • 一般的に言えばCoWoSに代表される2.5Dソリューション

    Photo07:しれっとEMIBを入れているが、一般的に言えばCoWoSに代表される2.5Dソリューションというべきなのだろう

そのGlass Core Substrateと従来のOrganic Substrateの大きな違いはこちら(Photo08)。

  • ただし堅い(硬度が高い)というのは壊れる時には一気に壊れやすいというデメリットも

    Photo08:ただし堅い(硬度が高い)というのは壊れる時には一気に壊れやすいというデメリットもある訳で、その辺の機械的強度というか耐衝撃性はどうなっているのか知りたいところでもある

ガラスもシリコンも原材料は珪素なので、熱による歪みの度合いが近いし、そもそもOrganic Packageより硬い上に変形しにくいから、より多数の配線を通しやすく、より高い温度にも対応しやすいのはその通りである。もう少し細かく特徴を述べたのがこちら(Photo09)で、より細かいピッチの配線を構築しやすいし、最大240mm×240mmの基板まで対応できるとしている。

  • Advanced IPDの中身が不明

    Photo09:Advanced IPDの中身が不明。あと信号を448Gまで行ける(この書き方だと電気信号の話だろう)というのは、Organic Packageより誘電率を低く抑えられるという事だと考えられる。もっとも「どの位の距離まで行けるのか?」は不明だが

あくまでも今回の発表はまだR&Dのレベルであって、すぐにこれをIFS(Intel Foundry Services)のパッケージオプションとして提供できるという訳では無いが、2020年代後半の投入に向けて進捗を紹介した、というのが今回の発表と言えるだろう(Photo10)。

  • RDL(Re-Distributed Layer)が3層なのはテストチップだからだろう

    Photo10:RDL(Re-Distributed Layer)がたったの3層? というのは早計で、テストチップなのでとりあえずこんなもんというところだろう。VIAの比率が20:1というのも、量産に近いレベルで言えば結構優秀だとは思う